Modul 3 Praktikum Sistem Digital

 

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Tujuan

2. Alat dan Bahan

3. Dasar Teori

4. Percobaan

Percobaan ...

1. Tugas Pendahuluan 1
2. Tugas Pendahuluan 2
3. Laporan Akhir Percobaan 1
4. Laporan Akhir Percobaan 2

Modul III
Counter

1. Tujuan[Kembali]

1. Merangkai dan Menguji operasi logika dari counter asyncronous dan counter syncronous.         
2. Merangkai dan Menguji aplikasi dari sebuah Counter

2. Alat dan Bahan[Kembali]

Gambar 1.1 Module D’Lorenzo

Gambar 1.2 Jumper

1.  Panel DL 2203C 
2.  Panel DL 2203D 
3.  Panel DL 2203S 
4.  Jumper

3. Dasar Teori[Kembali]

Counter  

    Counter  adalah  sebuah  rangkaian  sekuensial  yang  mengeluarkan  urutan statestate tertentu, yang merupakan aplikasi dari pulsa-pulsa inputnya. Pulsa input dapat berupa pulsa clock atau pulsa yang dibangkitkan oleh sumber eksternal dan muncul pada interval waktu tertentu. Counter banyak digunakan pada peralatan yang berhubungan  dengan  teknologi  digital,  biasanya  untuk menghitung  jumlah kemunculan  sebuah  o kejadian/event  atau  untuk menghitung  pembangkit  waktu. Counter yang mengeluarkan urutan biner dinamakan Biner Counter. Sebuah n-bit binary counter terdiri dari n buah flip-flop, dapat menghitung dari 0 sampai 2n - 1 . Counter secara umum diklasifikasikan atas counter asyncron dan counter syncronous.   

1. Counter Asyncronous 
   Counter  Asyncronous  disebut  juga Ripple Through  Counter  atau Counter Serial (Serial Counter), karena output masing-masing flip-flop yang digunakan akan bergulingan (berubah kondisi dan “0” ke “1”) dan sebaliknya secara berurutan atau langkah demi langkah, hal ini disebabkan karena hanya flipflop  yang  paling  ujung  saja  yang  dikendalikan  oleh  sinyal  clock, sedangkan sinyal clock untuk flip-flop lainnya diambilkan dan masing-masing flip-flop sebelumnya.
 



Gambar 3.3 Rangkaian Counter Asyncronous


2. Counter Syncronous   
   
   Counter syncronous disebut sebagai Counter parallel, output flipflop yang digunakan bergulingan secara serempak. Hal ini disebabkan karena masing-masing flip- flop tersebut dikendalikan secara serempak oleh sinyal clock.

Gambar 3.4 Rangkaian Counter Syncronous