Laporan Akhir 1 Modul 4

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

Gambar 1.1 Data Hasil Percobaan

2. Alat dan Bahan [Kembali]

1. ALAT DAN BAHAN
   
   a. JK Flip-Flop
   
   
   
   
   
   b. Switch SPDT
   
   
2. 
   
   

   c. VCC
   

   
   

   
   

   d. Ground
   
   

   
   

d. Logic Probe

Logic Probe dijadikan sebagai hasil keluaran atau output. Dimana akan menampilkan      logika 0 atau logika 1 

   

e. Clock

    

3. Rangkaian Simulasi [Kembali]

Gambar 3.1 Percobaan 1

4. Prinsip Kerja Rangkaian [Kembali]

JK Flip-Flop yang pertama disuplai dengan sumber tegangan (Vcc) yang mana kaki J langsung dari Vcc dan kaki K harus melalui gerbang NOT terlebih dahulu, disini JK Flip-Flop pertama berperan sebagai D Flip-Flop. Output dari JK Flip-Flop pertama ini akan mempengaruhi Flip-Flop yang lainnya karena output nya bertindak sebagai input pada Flip-Flop lain setelahnya.

Selanjutnya, sinyal clock dan sumber Vcc masuk ke gerbang AND sebagai input. Output dari gerbang AND ini akan menjadi input clock dari masing-masing Flip-Flop. Gerbang AND berperan memberi kondisi aktif/ tidak aktif pada clock. Gerbang AND juga berpengaruh terhadap shift register. Jika tidak ada gerbang AND maka sumber dari clock akan terhubung langsung dengan JK Flip-Flop sehingga sulit menentukan output yang dihasilkan. 

Kemudian output dari masing-masing flip-flop dihubungkan dengan logic probe untuk melihat hasil keluaran dari flip-flop tersebut. Kemudian, output dari flip-flop tersebut akan ditampilkan pada modul de'Lorenzo dengan indikator lampu berwarna merah.

Pada saat percobaan, terdapat 4 kondisi berbeda yaitu:

1. SISO (Serial In Serial Out)
   Terdapat kondisi dimana data dikirimkan secara satu per satu dan kembali keluar secara bergantian
2. SIPO (Serial In Paralel Out)
   Pada kondisi ini, data dikirimkan secara satu per satu (bergantian) dan kembali keluar secara bersamaan (serentak)
3. PISO (Paralel In Serial Out)
   Pada kondisi ini, data dikirimkan secara bersamaan (serentak) dan kembali keluar secara satu per satu (bergantian)
4. PIPO (Paralel In Paralel Out) 
   Pada kondisi ini, data dikirimkan secara bersamaan (serentak) dan kembali keluar secara bersamaan (serentak)

    

5. Video Rangkaian [Kembali]

Video Percobaan 1 Menggunakan Modul De Lorenzo

6. Analisa [Kembali]

7. Link Download [Kembali]

Download HTML [klik disini]

Download Video Simulasi [klik disini]

Download Datasheet JK Flip-Flop [klik disini]